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Verilog语法手册
Verilog基本设计单元是“模块”。一个模块由两部分组成，一部分描述接口，另一部分描述逻辑功效。Verilog 结构位于module和endmodule申明语句之间，每个Verilog程序包含4个主要部分：端口定义、I/O说明、内部信号申明和功效定义。
一、模块结构
模块端口申明了模块输入输出口。其格式以下：module module_name (port_list); 在引用模块时其端口能够用两种方法连接：（1）在引用时，严格按照模块定义端口次序来连接，不用标明原模块定义时要求端口名：模块名（连接端口1信号名，连接端口2信号名，……，）（2）在引用时用“.”符号，标明原模块是定义时要求端口名，模块名（.端口1名（连接信号1名）， 端口2名（连接信号2名）， ……，）
1、模块端口定义

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