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【一种基于分频链的时钟校准方法】时钟分频
摘要：针对晶体振荡器的温漂特性，设计了一种基于分频链的时钟校准算法。在不改变晶体振荡器的情况下可调节时钟频率，校准精度达±
0.25 ppm
，校准范围±
32 ppm
，通过多次实验分析，用
Verilog-HDL
语言编写全部模块，在
modelsim 6.2b
软件中实现模块仿真。全部功能正常实现，符合设计要求。
关键词：
Verilog-HDL
；时钟；晶体振荡器；校准
A clock calibration algorithm based on divide-chain frequency
YAN Di-chao1
，XU Dong-ming2
，CHEN Wen-xuan3
（1.Xi
‘an University of Posts and Telmunications Xi
‘an 710061;
2.Xi
‘an University of Posts and Telmunications
Xi‘an 710061;
3.Xi
‘an Supermicro Electronics Co., LTD Xi
‘an 710061
） ...
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