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四位二进制加法器和乘法器_通信工程专业论文范文

发布时间:2015-01-24 来源:人大经济论坛
通信工程专业论文 目 录 1 引 言 1 1.1 设计的目的 1 1.2 设计的基本内容 1 2 EDA、VHDL简介 2 2.1 EDA简介 2 2.2 硬件描述语言——VHDL 2 2.2.1 VHDL简介 2 2.2.2 VHDL语言特点 3 3 设计规划过程 5 3.1加法器和乘法器的原理 5 3.1.1四位二进制加法器组成原理 5 3.1.2 四位二进制乘法器组成原理 5 3.2加法器和乘法器的设计 6 3.2.1 加法器的设计 6 3.2.2 乘法器的设计 7 结束语 11 致谢 12 参考文献 13 附件 14 摘 要本文所设计的加法器是简单四位二进制加法器。计算机中的减法、乘法和除法最终都要转换成加法来运算。本实验没有用VHDL语言中的加法运算符。而是用基本门电路来实现的。通过对VHDL中算术运算符的运用,设计四位二进制乘法器。掌握乘法和除法的运算规则。 关键词 VHDL;门电路;加法器;乘法器
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