Verilog-HDL高级数字设计实验报告---俄罗斯方块-FPGA实现

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Verilog HDL
高级数字设计
实验报告题目：“俄罗斯方块
”FPGA
实现实验目的
通过此次项目
，完成以下目的
：熟悉Xilinx
FPGA
的架构及开发流程
设计一个
功能完整的
系统，掌握FSM +
Datapath
的设计方法。
实验内容
项目介绍
本项目主要
在FPGA
上实现了一个经典小游戏“俄罗斯方块”
。本项目基本解决方案是，使用
Xilinx Zynq
系列开发板
ZedBoard
作为平台，实现主控模块，通过
VGA接口来控制屏幕进行显示。
系统框架
整个系统由四部分组成，按键输入处理模块、控制模块、数据路径模块以及
VGA显示接口模块。整个系统的结构如下图所示：
<Object: word/embeddings/Microsoft_Visio___111.vsdx>
图1：系统框图
下面分别对四个模块进行介绍：
按键输入处理模块
按键处理模块的主要功能是对输入系统的
up，down
，left
，right
四个控制信号进行消抖处理，并对其进行上升沿检测。
消抖模块采用上课所提出的结构，采用了一个
4位的移位寄存器，先将输入信号延迟
4个时钟周期，再对其以 ...

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关键词：俄罗斯方块 FPGA 实验报告 ILOG Log