大家共享---威盛笔试经历（转载）

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刚收到北京公司Logic Design Engineer 和System Validation Engineer的笔试通知很是高兴，但后来前者被无条件取消，我很是不理解，对威盛产生了质疑？？？很是抱怨！因为我准备的是前者后者根本没有在意，直到考试还处于不爽中。啰嗦了这么多下面是我还能记起的部分试题：（全是英文题，作答中、英文皆可）
1、64位CPU的64位是什么意思？
2、chipset是什么？画出PC系统结构
3、给出了一幅图，让解释描述DOS下CONFIG.EXE
4、X86中CUP包括？
5、解释、尽量详细描述、区分：ROM，RAM，SRAM，DRAM，EEPROM？
6、X86中32位 问1M的地址空间需要多少条地址线？
7、名词解释，要求尽量说出所有的类型、规格、标准、传输速率等：USB，CODE，IEEE13..(忘了)
8、X86 （32位）问RAM的空间多大？
9、描述你所熟悉的VIA的一款产品
10、后面还有几部清楚了，呵呵..............
下面我再说说威盛的Logic Design Engineer笔试题（虽然让他们取消了，我还是看了看）我只记得一部分了：
Q1：
1、谈谈CMOS的功耗，说说CMOS电路特点？
2、给了一个CMOS的电路图，给出IN的波形图，让根据电路图和输入波形画出OUT？
3、以一个二输入的选择器实现一个或门（不能用其他器件）
Q2：
1、STA分析时序，Clock uncertainty 在模拟电路中的现象？（记得不清楚大概是这个意思）还问了为什么用Clock uncertainty?
2、
2-1、Setup time/hold time?
2-2、Setup time violation和hold time violation怎么修复？（原问题很长，大概意思就是如此）
2-3、ASIC设计流程中什么时候修正Setup time violation 和Hold time violation?
Q3：给了一个电路原理图让修改电路中的问题并修改？计算工作频率？修改电路完成更高的工作频率？一共有三个问题


接下来就是选做题：（一共有八个要求从其中选三个）（问题很长题量不小）
我记得有一个是关于FIFO（4深度、八位宽）：a、FIFO的port，及所处的时钟域？b、描述FIFO空、满的产生机制？区分同步异步FIFO?
还有要求用Verilog实现一定功能或系统的，还有如何配置FPGA的....................................

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关键词：大家共享 uncertainty Validation Violation Uncertain 经历 笔试 威盛

大都是基本的問題.....應該OK