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多码率LDPC码研究及其FPGA实现
LDPC码在现代通信中获得广泛应用，但在信道变化的条件下单一码率LDPC编译码的应用受到一定限制。多码率LDPC码适应信道多变的情况，满足未来通信的需求，特别是恒定码长多码率QC-LDPC码，构造灵活，简化了硬件实现复杂度。
本文主要研究恒定码长多码率QC-LDPC码的构造、性能以及硬件设计和实现，具体工作包含以下几个方面：1.基于割圆陪集及循环置换矩阵的方法构造了1/2码率的QC-LDPC码作为母码，通过行合并的方法得到3/4和5/6码率的子码。并同独立构造的三种码率QC-LDPC码做了性能对比及分析。
2.针对所设计的多码率QC-LDPC码的特点，完成了基于行的支持三种码率的QC-LDPC码编码器的总体设计。完成了编码器的功能仿真及时序仿真，给出了编码器的资源占用情况及吞吐率性能。
3.研究了译码算法的量化方案，提出了支持三种码率的存储器管理方案，完成了支持三种码率的QC-LDPC码译码器的总体设计。完成了多码率译码器的功能仿真和时序仿真，给出了译码器的性能评估。

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关键词：FPGA 总体设计 管理方案 编码器 行合并