24号Logic Design笔试试题（转载）

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1. 15个名词解释。我不是全部都认识，解释的有12个左右，记不全了，貌似有：BigEndian，ROM，DMA，bps/Bps/MIPS。。。。。。
2. 使用CMOS设计一个或门
3. 使用最少的二选一数据选择器设计一个二输入异或门，两输入端为A和B，输出端为Y
4. 使用Verilog语言设计如下的序列输出器，依次输出：0000-0001-0011-0101-0011-1001-0000。
5. 读一段三位循环加法器的程序，指出下列程序的综合结果：

module XXX(CLK,RST_)
always @ (posedge CLK or negedge RST_)
begin
    if(~RST_)
        D<=000;
    else
        D<=D+1;
end

6. 很长的一个总线仲裁器的设计，时序图就几乎占了一个A4纸，没有设计过，放弃；

7. 图画不出来，只好用语言描述下。有一个Buffer，宽度为8bit，深度为N，输入逻辑工作于320M，数据宽度为32bit；输出逻辑工作于40M，数据宽度为8bit。
    （1）：如果要求接收端接收数据不能中断，N至少为多少？
    （2）：说明输入端PUSH和输出端POP的条件。
    （3）（4）（5）都忘记了。。。。

8. 给了一个D触发器的Setup Time，Hold Time和CK To Q Time 。
    （1） 以D触发器为例，解释上述三个Time的含义；
    （2） 若在设计的哪三个阶段出现了上述Time的 Violation，怎么解决（因为不会，所以没理解哪三个阶段）
    （3） 给了一个逻辑图，让计算其中一个可变延时的逻辑，延时可变的范围是多少。图有点复杂就不说了，只要复习过类似题目的很容易就能算出来。

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关键词：Design Logic sign GIC ESI 试题 笔试 Design Logic

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