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基于FPGA的大数逻辑译码电路设计_电子信息工程毕业论文

发布时间:2015-01-14 来源:人大经济论坛
电子信息工程毕业论文范文 目录 摘要I ABSTRACTII 第1章 绪论- 1 - 1.1 课题设计背景意义- 1 - 1.2 开发环境及设计工具- 2 - 1.2.1 开发环境介绍- 2 - 1.2.2 FPGA及其设计方法- 3 - 第2章 循环码译码原理- 6 - 2.1 线性分组码的基本概念- 6 - 2.2 循环码的基本概念- 6 - 2.2.1 循环码的多项式描述- 6 - 2.2.2 循环码的矩阵描述- 7 - 2.2.3 循环汉明码- 8 - 2.3循环码的译码原理- 8 - 第3章 大数逻辑译码器的总体设计- 11 - 3.1 大数逻辑译码原理- 11 - 3.2 Ⅱ型二步大数逻辑译码器原理- 13 - 3.3 Ⅱ型二步大数逻辑译码器工作步骤分析- 14 - 第4章 大数逻辑译码器的电路设计- 16 - 4.1 译码电路中开关的设计- 16 - 4.2 整体电路实现及时序分析- 17 - 4.2.1 电路编译及时序输出- 17 - 4.2.2 数据验证- 18 - 4.3 译码电路的完善- 19 - 4.4 译码电路的连续译码- 21 - 4.5 本章小结- 21 - 第5章 结论- 22 - 致谢- 23 - 参考文献- 24 - 摘要 本文介绍了一种大数逻辑译码法——准正交二步大数逻辑译码法。它克服了大数逻辑译码法存在的对码的要求过于严格,以及应用范围小的缺点。文中给出了码的准正交的定义,给出了准正交二步大数逻辑译码的基本思想、通用Ⅱ型准正交二步大数逻辑译码器的框图和译码方法,并以(7,4)循环码为例讨论了这种译码方法,结果表明,这种译码方法拓宽了大数逻辑译码法的应用范围,对数字传输有实用意义。 与传统的译码算法相比,该算法具有译码速度快、硬件实现复杂度低等优点,从而使得该译码器具有速度快、性能稳定等特点。 关键词:译码,门限译码,大数逻辑译码 ABSTRACT This paper presents a threshold decoding algorithm which is called as a quasi-orthognal two-step majority-logic decoding algorithm. The algorithm overcomes the threshold decoding algorithm shortcoming-too strict requirement for codes and narrow scope of application. The paper gives the definition of the quasi-orthognal and a basic idea of quasi-orthognal two-step majority-logic decoding, as well as block diagrams for type-Ⅱdecoders and decoding processes. Combine with(7,4) circulate code for the example discussed this kind of to translate the code method, the result enunciation, this kind of application that translated the code method to open widely big few logicses to translate the code method, the logarithms word delivers practical meaning. With the traditional algorithm, the algorithm is fast decoding and hardware complexity several advantages, thus enabling the decoder is fast, stable performance characteristics. Keywords:Decoding, Threshold decoder, Majority-logic decoding
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