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基于VHDL的综合计时系统_通信工程毕业论文全部作者:周雷许文建第1作者单位:徐州中国矿业大学信息与电气学院论文摘要:本文介绍了基于VHDL语言的综合计时系统。该计时系统实现年、月、日、星期以及时间的计时,并通 ...
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全部作者: 周雷 许文建 第1作者单位: 徐州中国矿业大学信息与电气学院 论文摘要: 本文介绍了基于VHDL语言的综合计时系统。该计时系统实现年、月、日、星期以及时间的计时,并通过调整键实现对时间的调整。 关键词: VHDL,计时,FPGA (浏览全文) 发表日期: 2007年10月29日 同行评议:
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本文标题:基于VHDL的综合计时系统_通信工程毕业论文
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