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集成电路设计工程师_数字集成电路设计验证数字_集成电路设计

集成电路设计（英语：Integrated circuit design），根据当前集成电路的集成规模，亦可称之为超大规模集成电路设计（VLSI design），是指以集成电路、超大规模集成电路为目标的设计流程。
参见：集成电路及超大规模集成电路
集成电路设计涉及对电子器件（例如晶体管、电阻器、电容器等）、器件间互连线模型的建立。所有的器件和互连线都需安置在一块半导体衬底材料之上，这些元件通过半导体器件制造工艺（例如光刻等）安置在单一的硅衬底上，从而形成电路。目前最常使用的衬底材料是硅。设计人员会使用技术手段将硅衬底上各个器件之间相互电隔离，以控制整个芯片上各个器件之间的导电性能。PN结、金属氧化物半导体场效应管等组成了集成电路器件的基础结构，而由后者构成的互补式金属氧化物半导体则凭借其低静态功耗、高集成度的优点成为数字集成电路中逻辑门的基础构造。设计人员需要考虑晶体管、互连线的能量耗散，这一点与以往由分立电子器件开始构建电路不同，这是因为集成电路的所有器件都集成在一块硅片上。金属互连线的电迁移以及静电放电对于微芯片上的器件通常有害，因此也是集成电路设计需要关注的课题。
随着集成电路的规模不断增大，其集成度已经达到深亚微米级（特征尺寸在130纳米以下），单个芯片集成的晶体管已经接近十亿个。[1] 由于其复杂性，集成电路设计相较简单电路设计常常需要计算机辅助的设计方法学和技术手段。集成电路设计的研究范围涵盖了数字集成电路中数字逻辑的优化、网表实现，寄存器传输级硬件描述语言代码的书写，逻辑功能的验证、仿真和时序分析，电路在硬件中连线的分布，模拟集成电路中运算放大器、电子滤波器等器件在芯片中的安置和混合信号的处理。相关的研究还包括硬件设计的电子设计自动化（EDA）、计算机辅助设计（CAD）方法学等，是电机工程学和计算机工程的一个子集。
对于数字集成电路来说，设计人员现在更多的是站在高级抽象层面，即寄存器传输级甚至更高的行为级，使用硬件描述语言或高级建模语言来描述电路的逻辑、时序功能，而逻辑综合可以自动将寄存器传输级的硬件描述语言转换为逻辑门级的网表。对于简单的电路，设计人员也可以用硬件描述语言直接描述逻辑门和触发器之间的连接情况。网表经过进一步的功能验证、布局、布线，可以产生用于工业制造的版图设计文件，根据该文件来可以在硬件上实现实际的集成电路电路。模拟集成电路设计涉及了更加复杂的信号环境，对工程师的经验有更高的要求，并且其设计的自动化程度远不及数字集成电路。[2]
逐步完成功能设计之后，设计规则会指明哪些设计符合制造要求，而哪些设计不符合，而这个规则本身也十分复杂。集成电路设计流程需要符合数百条这样的规则。在一定的设计约束下，集成电路物理版图的布局、布线对于获得理想速度、信号完整性、减少芯片面积来说至关重要。半导体器件制造的不可预测性使得集成电路设计的难度进一步提高。在集成电路设计领域，由于市场竞争的压力，电子设计自动化等相关计算机辅助设计工具得到了广泛的应用，工程师可以在计算机软件的辅助下进行设计、功能验证、静态时序分析、动态时序验证等流程。

（前端通常指，网表之前的阶段，后端通常指，网表实现成电路的阶段）
前端设计没有本质区别，但是如果设计中使用了vendor的库就需要区分，比如memory：FPGA里通常是lut搭的分布式memory或者block ram，但是asic里用的memory都是vendor提供的；还有IP core也是不同的，比如serdes。
还有方案上的区别，fpga因为没有流片成本，设计存在升级打补丁的机会，所以对设计的可靠性、方案的严密性可以在使用中慢慢打补丁，而asic一次流片成本太高，所以前期的设计对各方面的考虑必须非常严谨。
后端的区别就大了，一般说来FPGA后端绝大部分工作由厂商提供的工具完成，比如ise quartus，自动帮你完成了布局布线等，对于复杂的设计可能需要编写脚本等进行人工干预。总的来说FPGA后端可定制的内容受限，不是最优的结果，其成本、面积、功耗相对ASIC都较差。
而asic后端流程就比较复杂，区别不同的厂商、不同的工艺接点，都有不同的过程。
这里有cot和非cot流程，cot流程一般指设计方完成所有的后端流程（商务上这个费用不太清楚怎么操作，应该需要付出工艺使用的授权费），非cot指由vendor提供后端团队协助设计方完成后端流程，（当然这要付钱）。

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